STрёмные кортексы, в пику некрочипу :) |
Здравствуйте, гость ( Вход | Регистрация )
STрёмные кортексы, в пику некрочипу :) |
Гость_MrYuran_* |
7.3.2012, 12:42
Сообщение
#41
|
Гости |
|
|
|
7.3.2012, 21:03
Сообщение
#42
|
|
посіпака Хунти Группа: Мод Сообщений: 20016 Регистрация: 21.11.2009 Из: Vinnitsa Пользователь №: 11 |
|
|
|
7.3.2012, 23:14
Сообщение
#43
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
Баран. редактировал: orthodox в результате редактирования ни одно слово автора не пострадало |
|
|
9.3.2012, 19:12
Сообщение
#44
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
|
|
|
9.3.2012, 19:16
Сообщение
#45
|
|
ДИКТАТОР Группа: Мод Сообщений: 23809 Регистрация: 20.11.2009 Из: Житомир Пользователь №: 3 |
Пострадала цитата. Увы, авторские права на цитируемое... Ну, все и так знают... Остаются за правообладателем... Впрочем, если б объяснил этому круторогому, чем отличаются фон-Неймановская и Гарвардская архитектуры, я не был бы в претензии. Да для чего это объяснять именно в отношении кортексов? Для другого чего - пожалуйста. Но кортексы, вроде бы, при адресации ведут себя как будто архитектура у них фон-неймановская, хотя физически она гарвардская... Я ничего не напутал? |
|
|
9.3.2012, 19:32
Сообщение
#46
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
Но кортексы, вроде бы, при адресации ведут себя как Напутал. То есть, всё:будто архитектура у них фон-неймановская, хотя физически она гарвардская... Я ничего не напутал? http://infocenter.arm.com/help/index.jsp Там есть свободная инфа по Кортексам. |
|
|
9.3.2012, 20:18
Сообщение
#47
|
|
ДИКТАТОР Группа: Мод Сообщений: 23809 Регистрация: 20.11.2009 Из: Житомир Пользователь №: 3 |
Исключительно деловой разбор. Отвечу тоже вкратце, пока удалось найти вот чего: Цитата Microcontrollers are characterized by having small amounts of program (flash memory) and data (SRAM) memory, with no cache, and take advantage of the Harvard architecture to speed processing by concurrent instruction and data access. The separate storage means the program and data memories can have different bit widths, for example using 16-bit wide instructions and 8-bit wide data. They also mean that instruction prefetch can be performed in parallel with other activities. Examples include, the AVR by Atmel Corp, the PIC by Microchip Technology, Inc. and the ARM Cortex-M3 processor (not all ARM chips have Harvard architecture).
|
|
|
9.3.2012, 20:33
Сообщение
#48
|
|
сундук Группа: Пользователи Сообщений: 4043 Регистрация: 21.11.2009 Из: Ростов-на Дону Пользователь №: 15 |
|
|
|
9.3.2012, 20:39
Сообщение
#49
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
Исключительно деловой разбор. Дык, дорогу осилят идущие.А стоячим/лежачим нет смысла в уши свистеть. По моей ссылке есть всё необходимое. ...Отвечу тоже вкратце, пока удалось найти вот чего: Ну, правильно.Цитата ...and the ARM Cortex-M3 processor (not all ARM chips have Harvard architecture). Cortex-M3 имеет Гарвардскую архитектуру. А Cortex-M0 - фон-Неймановскую. Отношение аппаратных объёмов - примерно 4. Только и всего. На самом деле эти два понятия уже давно слились. ??? И ничего не значат. ...Если угодно подробностей - их есть у меня. Давайте, интересно будет ознакомиться.
|
|
|
9.3.2012, 21:14
Сообщение
#50
|
|
сундук Группа: Пользователи Сообщений: 4043 Регистрация: 21.11.2009 Из: Ростов-на Дону Пользователь №: 15 |
Давайте, интересно будет ознакомиться. Хорошо. Чисто практический подход. В чем в этом плане разница между хранимыми в одной и той же памяти программами и данными по сравнению с тем вариантом, когда это добро хранится отдельно? Особенно, если учесть, что у тех же PIC-ов есть возможность "увидеть" память программ, как память данных. И можно ли назвать тот же PIC24 микроконтроллером с чисто Гарвардской архитектурой? Или тот же Cortex M0 в варианте от NXP. Да, архитектура Фон-Неймановская, но программа все равно во флеши в своем наперед заданном адресном пространстве. Со всеми вытекающими недостатками этого дела, связанного с отсутсвием объемного кэш-а команд и длинным пипелайном. Если говорить об инструментарии для тех же Cortex-ов, то при использовании того же Keil-а, разницы между М0 и М3 Вы не обнаружите. Довод в разной длине команд и данных - не есть различие. Команды i486 имеют переменную длину, но система на его основе - Фон-Неймановская. ПМСМ, пришло время применять несколько иную классификацию архитектур. |
|
|
9.3.2012, 21:39
Сообщение
#51
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
Хорошо. Скорость доступа, кэшируемость, распараллеливаемость, удобство аппаратного управления памятью, выборки и декодирования команд и т.д. - плюсы Гарвардской архитектурыЧисто практический подход. В чем в этом плане разница между хранимыми в одной и той же памяти программами и данными по сравнению с тем вариантом, когда это добро хранится отдельно? Минусы - дополнительные аппаратные затраты и менее эффективное использование объёма памяти, отсутствие возможности её перераспределения. ...Особенно, если учесть, что у тех же PIC-ов есть возможность "увидеть" память программ, как память данных. У микроконтроллеров архитектуры не бывает, МСМ. Во всяком случае, микроконтроллеры Кортекс мне неизвестны.И можно ли назвать тот же PIC24 микроконтроллером с чисто Гарвардской архитектурой? Или тот же Cortex M0 в варианте от NXP. Она есть лишь у их основы - процессорного ядра (ARM называет его просто процессором). Здесь речь идёт о Кортексах М0 и М3, которые такими процессорами и являются. Об их отличиях - читайте доки ARMa. Дальнейшее нет смысла обсуждать, до устаканивания дефиниций. ...Если говорить об инструментарии для тех же Cortex-ов, то при использовании того же Keil-а, разницы между М0 и М3 Вы не обнаружите. Это вообще из другой оперы.Если не ошибаюсь, мы здесь обсуждаем аппаратные аспекты. А внешняя схожесть системы команд и сред разработки может ввести в заблуждение лишь тупоголовых ымбеддеров. ...ПМСМ, пришло время применять несколько иную классификацию архитектур. Вводите. Может быть, придётся кстати.А пока что предлагаю пользоваться той, что есть. Сообщение отредактировал Stanislav_GS - 9.3.2012, 21:47 |
|
|
9.3.2012, 21:49
Сообщение
#52
|
|
ДИКТАТОР Группа: Мод Сообщений: 23809 Регистрация: 20.11.2009 Из: Житомир Пользователь №: 3 |
|
|
|
9.3.2012, 22:10
Сообщение
#53
|
|
сундук Группа: Пользователи Сообщений: 4043 Регистрация: 21.11.2009 Из: Ростов-на Дону Пользователь №: 15 |
Скорость доступа, кэшируемость, распараллеливаемость, удобство аппаратного управления памятью и т.д. - плюсы Гарвардской архитектуры Минусы - дополнительные аппаратные затраты и менее эффективное использование объёма памяти, отсутствие возможности её перераспределения. Вы зря не обратили внимание на мое утверждение о том, что у крайних линеек МК от того же Микрочипа имеется возможность переключения режимов от Гарварда к Фон-Нейману. Что полностью стирает всякие различия между этими концепциями. Что же касается остального - все это возможно в обоих концепциях. Ноги у этого дела растут из того факта, что на сегодняшний день мы имеем очень низкую скорость доступа к флэш даже при ее чтении, не говоря уже о записи. Применение иных технологий для долговременного хранения программ/данных приводит к значительному удорожанию конструкции. У микроконтроллеров архитектуры не бывает, МСМ. Во всяком случае, микроконтроллеры Кортекс мне неизвестны. Она есть лишь у их основы - процессорного ядра (ARM называет его просто процессором). Здесь речь идёт о Кортексах М0 и М3, которые такими процессорами и являются. Об их отличиях - читайте доки ARMa. Я достаточно много читал про ARM. И чем больше читал, тем меньше он мне нравился. По сути, торжественное шествие ARM по головам эмбеддеров - продукт сговора нескольких электронных компаний. Его архитектура - Load/Store - позавчерашний день. Контроллер прерываний - слишком навороченный из-за непродуманности аппаратных решений. Конкретная реализация, что у NXP, что у ST оставляет желать. А архитектура у МК бывает. Особенности ее проявляются, когда начинается привязка абстрактного контроллера прерываний и контроллера DMA к конкретной периферии. Это вообще из другой оперы. Если не ошибаюсь, мы здесь обсуждаем аппаратные аспекты. А внешняя схожесть системы команд и сред разработки может ввести в заблуждение лишь тупоголовых ымбеддеров. Это все из одной оперы. И аспекты должны рассматриваться в комплексе. Какой бы ни был архитектурно изумительный мотор, если нет программно-аппаратных средств его поддержки, то толку не будет. Иными словами. Если у МК нет бортовой периферии и средств разработки, то каким бы прогрессивным не был его мотор, применения он не найдет. История офигительного ядра Тесей от Ангстрема - тому пример. Вводите. Может быть, придётся кстати. А пока что предлагаю пользоваться той, что есть. Ничего вводить не собираюсь. Ибо незачем. А старик Оккам со своей бритвой требует устранения недоразумения в виде деления моторов относительно способа хранения программ и данных. |
|
|
9.3.2012, 22:34
Сообщение
#54
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
Из чего это следует? Не из названия тему, тогда из чего же? Кортекс - аппаратная платформа. Из этого всё вытекает.Про остальное я упоминал выше. Вы зря не обратили внимание на мое утверждение о том, что у крайних линеек МК от того же Микрочипа имеется возможность переключения режимов от Гарварда к Фон-Нейману. Врать не буду - с мелкочипом не работал.Что полностью стирает всякие различия между этими концепциями. Однакоже, предположу, что это лишь эмуляция фон-Неймана при помощи довольно сложного и тормозного моста. Ядро при этом остаётся Гарвардским. Если не так, прошу простить. А если так - гибриды обсуждать не хочется. PS. Посмотрел PIC24 ради интереса. Фон-Нейманом там и не пахнет: http://www.microchip.com/pagehandler/en-us...cture/home.html Цитата Modified Harvard Architecture with separate Instruction and Data Bus Может, пропустил чего?В противном случае, уместно Вам бы предложить Микрочипу срочно устранить "недоразумение", а меня избавить от дискуссии на эту тему. :( ...Что же касается остального - все это возможно в обоих концепциях. Это неверно.Ноги у этого дела растут из того факта, что на сегодняшний день мы имеем очень низкую скорость доступа к флэш даже при ее чтении, не говоря уже о записи. Возьмите те же DSP. Там чистый Гарвард. У Шарков, например, данные могут и по магистрали инструкций летать, если последние лежат в конвейере. Так достигается очень высокая скорость доступа к данным. Относительно архитектуры в этой области давно нет никаких разночтений. Фон Нейман там не пляшет, даже с бубном. ...Я достаточно много читал про ARM. И чем больше читал, тем меньше он мне нравился. Это уже другой вопрос, так же мало относящийся к делу....А архитектура у МК бывает. Придерживаюсь иного мнения, но здесь это не суть.Особенности ее проявляются, когда начинается привязка абстрактного контроллера прерываний и контроллера DMA к конкретной периферии. Это все из одной оперы. И аспекты должны рассматриваться в комплексе. Не вижу смысла обсуждать эти аспекты, ибо флуд многостраничный будет гарантирован.Какой бы ни был архитектурно изумительный мотор, если нет программно-аппаратных средств его поддержки, то толку не будет. Иными словами. Если у МК нет бортовой периферии и средств разработки, то каким бы прогрессивным не был его мотор, применения он не найдет. История офигительного ядра Тесей от Ангстрема - тому пример. К особенностям структуры процессорных ядер это никак не относится. ...Ничего вводить не собираюсь. Ну, тогда его и попросите. А пока...Ибо незачем. А старик Оккам со своей бритвой требует устранения недоразумения в виде деления моторов относительно способа хранения программ и данных. |
|
|
10.3.2012, 1:35
Сообщение
#55
|
|
сундук Группа: Пользователи Сообщений: 4043 Регистрация: 21.11.2009 Из: Ростов-на Дону Пользователь №: 15 |
PS. Посмотрел PIC24 ради интереса. Фон-Нейманом там и не пахнет: http://www.microchip.com/pagehandler/en-us...cture/home.html Просто у этих МК есть следующая возможность: Цитата The data space can be addressed as 32K words or 64 Kbytes. The upper 32 Kbytes of the data space memory map can optionally be mapped into program space at any 16K program word boundary, which is a feature known as Program Space Visibility (PSV). The program to data space mapping feature lets any instruction access program space as if it were the data space, which is useful for storing data coefficients. И если ее включить, то формально этот МК перестает быть Гарвардским в чистом виде. Цитата В противном случае, уместно Вам бы предложить Микрочипу срочно устранить "недоразумение", а меня избавить от дальнейших споров на эту тему. :( Это не недоразумение, а фича. Устранять не надо. Я этим пользуюсь. Это неверно. Возьмите те же DSP. Там чистый Гарвард. У Шарков, например, данные могут и по магистрали инструкций летать, если последние лежат в конвейере. Так достигается очень высокая скорость доступа к данным. Относительно архитектуры в этой области давно нет никаких разночтений. Фон Нейман там не пляшет, хоть умрите. А кто мешает сделать многопортовой доступ к общей памяти программ/данных в концепции Фон-Неймана? Отдельно магистраль данных и отдельно магистраль инструкций с одновременным доступом. |
|
|
10.3.2012, 1:51
Сообщение
#56
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
Просто у этих МК есть следующая возможность: С подобным пониманием архитектуры ЦПУ нам, правда, дискутировать здесь больше не о чем. И если ее включить, то формально этот МК перестает быть Гарвардским в чистом виде. ...... А кто мешает сделать многопортовой доступ к общей памяти программ/данных в концепции Фон-Неймана? Отдельно магистраль данных и отдельно магистраль инструкций с одновременным доступом. Попробуйте поймать удачу в Микрочипе... авось, прислушаются к вашему Оккаму. Сообщение отредактировал Stanislav_GS - 10.3.2012, 5:00 |
|
|
10.3.2012, 9:07
Сообщение
#57
|
|
тот самый Группа: Мод Сообщений: 13629 Регистрация: 24.11.2009 Из: Харьковская обл., UA Пользователь №: 25 |
|
|
|
10.3.2012, 12:51
Сообщение
#58
|
|
Активный участник Группа: Пользователи Сообщений: 2220 Регистрация: 26.5.2010 Из: Московская обл. Пользователь №: 165 |
Стасик, опять насмешил. Я ж эти армы знаю как свои 5 пальцев не в теории как некоторые, а на практике. Дальше ARM7-го - хрен поверю. Это твой потолок. Здесь речь шла о конкретных Кортексах. А ты, Г.о.в.н.ю.к, их не знаешь, ни в теории, ни на практике. ...Даже тема была с моим участием на элхе "RISC - отстой?" в старом офтопике, которую Ваган удалил/спрятал, за что ему большое спасибо. Ога, баранину читать ему, наверно, надоело. Проясню кое-что. В том контексте (потребления) имелось ввиду выгодность применения именно М0... Точно. Как я сразу не заметил:Разница между М0 и М3 очень слабая... ?----------------------------------------------------- Раз выполнить код из ОЗУ низзя, значит - можно. Из памяти данных, если быть точным.Ядро у PIC24 чисто гарвардское, в доках всё описано прекрасно. |
|
|
10.3.2012, 14:02
Сообщение
#59
|
|
тот самый Группа: Мод Сообщений: 13629 Регистрация: 24.11.2009 Из: Харьковская обл., UA Пользователь №: 25 |
|
|
|
10.3.2012, 14:47
Сообщение
#60
|
|
сундук Группа: Пользователи Сообщений: 4043 Регистрация: 21.11.2009 Из: Ростов-на Дону Пользователь №: 15 |
С подобным пониманием архитектуры ЦПУ нам, правда, дискутировать здесь больше не о чем. Попробуйте поймать удачу в Микрочипе... авось, прислушаются к вашему Оккаму. Я не хотел нарушать Вашу достаточно оригинальную картину видения мира, но Cortex M3 - Фон-Неймановская машина. Чего бы там не утверждали маркетологи из ARM. Для того, чтобы в этом убедиться - заглянем сюда. Как видно из рисунка, вся память экспонируется юзеру как единое адресное пространство. Что уже формально противоречит Гарвардской концепции. Практически все сегменты памяти, кроме специализированных и сегмента Code, доступны через одну, общую для команд и данных, системную шину. Опять же не Гарвард явно. И лишь для сегмента Code мы имеем две шины ICode и DCode для команд и для данных соответственно. И если при реализации этот сегмент будет состоять из сплошной RAM - результат будет Фон-Неймановским. |
|
|
Текстовая версия | Сейчас: 28.3.2024, 12:59 |