IPB

Здравствуйте, гость ( Вход | Регистрация )

8 страниц V  « < 2 3 4 5 6 > »   
Ответить в данную темуНачать новую тему
> STрёмные кортексы, в пику некрочипу :)
Stanislav_GS
сообщение 10.3.2012, 16:04
Сообщение #61


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(_pasha @ 10.3.2012, 15:02) *
А с термином "память данных" как раз засада, потому что она отображается и в пзушную память программ.
У Микрочипа нет с ней никакой засады:
Прикрепленное изображение

Здесь более подробное описание ядра:
http://ww1.microchip.com/downloads/en/DeviceDoc/39703a.pdf
Там тоже никаких разночтений - память программ и память данных.

Из того, что отображается, ещё ничего не следует. Программу выполнить из памяти данных можно или нет - вот в чём вопрос. Причём так же естественно и быстро, как из "нативной" памяти программ...

ЗЫ. Вообще, для того, чтоб архитектуру процессора назвать Гарвардской, достаточно наличия раздельных магистралей команд и данных и возможности их параллельной обработки в ядре.

---------------------------------------

Цитата(GuruKiller @ 10.3.2012, 14:34) *
...На дату посмотри и утрись. На элхе даже искать не буду.
Ошибся, каюсь.
Значиццо, просто тупишь.
Потому, как Кортексы 1 и 3 - совершенно разные машины.

Цитата(GuruKiller @ 10.3.2012, 14:34) *
...А оттуда, что Тумба-2 в кортексах М3 является смесью 16 и 32-битных команд. От этого и плясали, обсасывая все достоинства и недостатки армов и систем команд вообще.
Ога, ымбэддеры за системой команд слона-то и не видят. smile.gif

Цитата(Прохожий @ 10.3.2012, 15:47) *
Я не хотел нарушать Вашу достаточно оригинальную картину видения мира, но Cortex M3 - Фон-Неймановская машина.
Чего бы там не утверждали маркетологи из ARM.
Для того, чтобы в этом убедиться - заглянем сюда.
Как видно из рисунка, вся память экспонируется юзеру как единое адресное пространство.
"Сюда" я предлагал вам заглянуть ещё на прошлой странице.
Ссыль смотрит в оглавление. Лучше приводить рисунок.
Примерно вот так:
Прикрепленное изображение

Не знаю как кому, но мне даже из него всё ясно.
Можно скачать ещё документацию на архитектуру ARMv7-M (она как раз реализована в 3-м Кортексе), но только после регистрации.
То, о чём говорите Вы, есть результат гибридизации (путём шинного мультиплексора - моста), однакоже, структуру самого ядра это не меняет.

Сообщение отредактировал Stanislav_GS - 10.3.2012, 16:40
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 16:17
Сообщение #62


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(GuruKiller @ 10.3.2012, 17:12) *
Вася, какой там ОДИН?
Сравнивались М0 и М3.
Пусть НОЛЬ.

Цитата(GuruKiller @ 10.3.2012, 17:12) *
М1 это вообще из другой оперы.

Какая между M0 и M1 разница в архитектуре?
Читай доки, вместо того, чтоб так долго и нудно тупить. biggrin.gif
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 16:30
Сообщение #63


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(GuruKiller @ 10.3.2012, 17:24) *
Покажи хоть один свой проект на М0/М3, теоретик хренов smile.gif
А ключ от квартиры, где деньги лежат?
Прикрепленное изображение

biggrin.gif
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 17:20
Сообщение #64


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(Stanislav_GS @ 10.3.2012, 17:04) *
Из того, что отображается, ещё ничего не следует. Программу выполнить из памяти данных можно или нет - вот в чём вопрос. Причём так же естественно и быстро, как из "нативной" памяти программ...

Концепция Фон-Неймана сформулирована просто - хранение кода и данных в одной памяти.
А уж можно этот код выполнить из памяти данных или нет - это разговор отдельный.
К тому же, сам Микрочип говорит о модифицированной Гарвардской архитектуре.
Типа она у них не совсем Гарвардская.
Цитата(Stanislav_GS @ 10.3.2012, 17:04) *
Ога, ымбэддеры за системой команд слона-то и не видят. smile.gif

И правильно делают, потому как этот слон и нах не нужен.
Или только для того, чтобы поднять собственное реноме в своих же глазах.
Цитата(Stanislav_GS @ 10.3.2012, 17:04) *
То, о чём говорите Вы, есть результат гибридизации (путём шинного мультиплексора - моста), однакоже, структуру самого ядра это не меняет.

Если на этапе реализации присоединить ICodeBus и DCodeBus к одной и той же области памяти, то будет Фон-Нейман, а если разнести, то Гарвард.
Так что ли?
Тогда Cortex M3 имеет неопределенную архитектуру, пока реализатор не воплотит ее в конкретное железо.
А что будет, если адресное пространство для этих шин будет перекрываться частично?
Как назовем этого монстрика?
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 17:45
Сообщение #65


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 18:20) *
Концепция Фон-Неймана сформулирована просто - хранение кода и данных в одной памяти.
В принципе, согласен с этим.
Однакоже, здесь речь идёт всё-таки не о МП системе, а именно о ЦПУ Кортекс. Такие вещи нужно разделять, во избежание.
Итак, предлагаю два разных уровня абстрагирования:
1. Архитектура ЦПУ.
2. Архитектура МП системы (видимо, её Вы и назвали архитектурой МК).
Мне кажется, тогда разногласий можно избежать, особенно если для каждой дать дефиниции.

Цитата(Прохожий @ 10.3.2012, 18:20) *
А уж можно этот код выполнить из памяти данных или нет - это разговор отдельный.
Это главный вопрос. Точнее, один из.

Цитата(Прохожий @ 10.3.2012, 18:20) *
...К тому же, сам Микрочип говорит о модифицированной Гарвардской архитектуре.
Типа она у них не совсем Гарвардская.
У ЦПУ - совсем.
Модификация заключается лишь в возможности "подмены" магистралей при помощи довольно сложного (и тормозного, как я понял, мультиплексора-моста).
А само наличие их, раздельных, и определяет однозначно - Гарвард.

Цитата(Прохожий @ 10.3.2012, 18:20) *
...Если на этапе реализации присоединить ICodeBus и DCodeBus к одной и той же области памяти, то будет Фон-Нейман[/url], а если разнести, то Гарвард.
Через подобный же мост, весьма сложный и тормозной. Напрямую - нельзя.
Потом, с кеш-контроллером будут проблемы, если таковой захочется прилепить. Для разделённых магистралей его организовать можно проще и эффективнее.

Цитата(Прохожий @ 10.3.2012, 18:20) *
...Тогда Cortex M3 имеет неопределенную архитектуру, пока реализатор не воплотит ее в конкретное железо.
Вполне определённую - это Гарвард, пусть и модифицированный.
Насчёт архитектуры МП системы (2-й уровень абстрагирования) - да, согласен.
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 18:01
Сообщение #66


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(Stanislav_GS @ 10.3.2012, 18:45) *
Модификация заключается лишь в возможности "подмены" магистралей при помощи довольно сложного (и тормозного, как я понял, мультиплексора-моста).

У Микрочипа (PIC24, dsPIC) все команды выполняются строго за один такт (два колебания системного генератора).
Включая сюда MAC с префетчем данных и пред- и пост- модификацией адресов этих данных.
При любом раскладе. Вне зависимости от реализации.
Так что о тормозах здесь речи быть не может в принципе.
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 18:20
Сообщение #67


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 19:01) *
У Микрочипа (PIC24, dsPIC) все команды выполняются строго за один такт (два колебания системного генератора).
Готов спорить "вслепую", что Вы ошибаетесь.
Пересылки через такой мост однозначно вызовут stall-ы операционного блока.
Перейти в начало страницы
 
+Цитировать сообщение
_pasha
сообщение 10.3.2012, 18:31
Сообщение #68


тот самый
Иконка группы

Группа: Мод
Сообщений: 13629
Регистрация: 24.11.2009
Из: Харьковская обл., UA
Пользователь №: 25



Цитата(Stanislav_GS @ 10.3.2012, 18:20) *
Готов спорить "вслепую", что Вы ошибаетесь.
Пересылки через такой мост однозначно вызовут stall-ы операционного блока.

У dsPIC instruction stalls - нередкое явление
Про 24-е не владею.
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 18:38
Сообщение #69


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 18:20) *
И правильно делают, потому как этот слон и нах не нужен.
Или только для того, чтобы поднять собственное реноме в своих же глазах.
Ну да, я забыл, что раздел называется "Программирование МК".
Иными словами - Ымбеддерство.
biggrin.gif
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 18:59
Сообщение #70


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(_pasha @ 10.3.2012, 19:31) *
У dsPIC instruction stalls - нередкое явление

там же все написано.
Цитата(_pasha @ 10.3.2012, 19:31) *
‘Read After Write’ (RAW) dependencies occur across instruction boundaries and are detected by the hardware. An example of a RAW dependency would be a write operation that modifies W5, followed by a read operation that uses W5 as an Address Pointer. The contents of W5 will not be valid for the read operation until the earlier write completes. This problem is resolved by stalling the instruction execution for one instruction cycle, which allows the write to complete before the next read is started.

Ну а если все делать по инструкции, то вообще ничего страшного не будет...

Цитата(Stanislav_GS @ 10.3.2012, 19:38) *
Ну да, я забыл, что раздел называется "Программирование МК".
Иными словами - Ымбеддерство.
biggrin.gif

Ну, и как реноме?
Поднялось?
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 19:05
Сообщение #71


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 19:59) *
Ну, и как реноме?
Поднялось?
Слив слишком явный. Нельзя так.
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 19:09
Сообщение #72


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(Stanislav_GS @ 10.3.2012, 20:05) *
Слив слишком явный. Нельзя так.

Можете засчитывать.
Звездочку на фезюляже рисовать будете?
Слишком разные у нас с Вами цели и задачи.
Жаль.
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 19:13
Сообщение #73


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 20:09) *
Можете засчитывать.
Звездочку на фезюляже рисовать будете?
Зачем?
Просто скажите, что Вы неправы, а я прав, даже вслепую. Этого достаточно.
Или наоборот.

ЗЫ. "Железо" нужно знать во избежание подобных "неожиданностей". wink.gif
Которые на практике встречаются гораздо чаще, чем могли б предположить ымбэддеры.
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 19:36
Сообщение #74


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(Stanislav_GS @ 10.3.2012, 20:13) *
Зачем?
Просто скажите, что Вы неправы, а я прав. Или наоборот. Мне этого достаточно.

Вот в этом мы и расходимся.
Мне лично пох.
От этого ничего не изменится.
По крайней мере у меня.

Тем более, что Cortex M3 сначала у Вас был чисто Гарвардским, потом стал гибридом, который Вы ранее обсуждать отказывались.
А на самом деле концепция Фон-Неймана говорит об однородности памяти.
А Гарвардская архитектура - о разделении команд и данных.
Оказалось, что это дело можно просочетать.
Снаружи это будет Фон-Нейман, а внутри местами Гарвард, местами - нет.
И как должна называться смешанная архитектура?
И надо ли ей давать какое либо название?
И с какой целью?
Я считаю, что ничего этого не нужно.
Поскольку у каждого из процессоров есть программная модель, где этих терминов практически нет.
Зато есть описание архитектуры безотносительно к устаревшей терминологии.
Там же в документации есть описание особых случаев, которых у тех же Cortex-ов тоже хватает.
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 19:49
Сообщение #75


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 20:36) *
Вот в этом мы и расходимся.
Мне лично пох.
От этого ничего не изменится.
По крайней мере у меня.
Понятно.
Как и то, что признавать ошибки Вы не умеете. И совершенно не понимаете сущность того, с чем Вам же и приходится работать.
Но спорите зачем-то. Вместо того, чтобы подумать или почитать.
Подобный стереотип поведения и принято называть Ымбэддерством. :(

Цитата(Прохожий @ 10.3.2012, 20:36) *
Тем более, что Cortex M3 сначала у Вас был чисто Гарвардским, потом стал гибридом, который Вы ранее обсуждать отказывались.
Извините, но у вас голюн.
В противном случае, укажите, где это я назвал Кортекс М3 гибридом?
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 20:10
Сообщение #76


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(Stanislav_GS @ 10.3.2012, 20:49) *
Понятно.
Как и то, что признавать ошибки Вы не умеете. И совершенно не понимаете сущность того, с чем Вам приходится работать.
Но спорите зачем-то. Вместо того, чтобы подумать или почитать.
Подобный стереотип поведения и принято называть Ымбэддерством. :(

Я не могу признавать то, чего нет.
И вовсе не спорю.
Ибо не вижу для себя нужды в этом.
Вы стараетесь навязать мне свое достаточно оригинальное понимание устройства МК на основе Cortex M3.
И почему-то злитесь, когда Вам это не удается.
Цитата(Stanislav_GS @ 10.3.2012, 20:49) *
Извините, но у вас голюн.
В противном случае, укажите, где это я назвал Кортекс М3 гибридом?

Цитата
То, о чём говорите Вы, есть результат гибридизации (путём шинного мультиплексора - моста), однакоже, структуру самого ядра это не меняет.

Так есть гибридизация внутри Cortex M3, включая ядро ARMv7 или ее нет?

Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 20:32
Сообщение #77


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 21:10) *
Я не могу признавать то, чего нет.
Торможения ядра?
Ладно, посмотрел вот доку. Нашёл с ходу:
Цитата
All instructions execute in a single cycle, with the exception of
instructions that change the program flow, the double-word move (MOV.D) instruction and the
table instructions.
Цитата
Table instructions are used to transfer data between program memory
space and data memory space
.
http://ww1.microchip.com/downloads/en/devicedoc/39703a.pdf
Как-то не вяжется с тем, что Вы сообщили ранее...

Цитата(Прохожий @ 10.3.2012, 21:10) *
И вовсе не спорю.
Ибо не вижу для себя нужды в этом.
Извиняюсь, но это называется "бздонуть в лужу, и отвалить."

Цитата(Прохожий @ 10.3.2012, 21:10) *
...Вы стараетесь навязать мне свое достаточно оригинальное понимание устройства МК на основе Cortex M3.
И почему-то злитесь, когда Вам это не удается.
Я "злюсь", когда со мной спорят неквалифицированно, ради самогО спора.
Напишите что-нибудь соответствующее действительности - и будет повод для разговора. Для этого я иногда могу даже на горло своей песне наступить.
Иначе всё это пустое, и не стОит продолжать. Собственно, и не собирался, да вот поди ж ты...

Цитата(Прохожий @ 10.3.2012, 21:10) *
Так есть гибридизация внутри Cortex M3, включая ядро ARMv7 или ее нет?
Гибридизация внешних магистралей адреса и данных, и то частичная.
Но не ядра. Читайте предыдущую страницу.



-----------------------------------------


Цитата(GuruKiller @ 10.3.2012, 21:16) *
...нужно вспомнить начало спора, который он начал и взглянуть на это с более высокой точки.
biggrin.gif
А чего тут вспоминать? Вот:
Цитата(GuruKiller @ 7.3.2012, 13:36) *
Cortex-M0 с EEPROM от NXP http://electronix.ru/forum/index.php?showt...=100382&hl=

Разница между М0 и М3 очень слабая. Так что я, если что, выберу LPC11xxXL от NXP.
Я говорю, что это написал:
Прикрепленное изображение

smile.gif
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 20:41
Сообщение #78


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(Stanislav_GS @ 10.3.2012, 21:26) *
Торможения ядра?

А при чем здесь торможение ядра?
Я думал, что Вы и так сообразите, что при изменении программного потока в МК без объемного кэш-а, потребуется выгрузка всего пипелайна и загрузка нового.
На что надобен один такт. Простая логика, однако.
Цитата(Stanislav_GS @ 10.3.2012, 21:26) *
Как-то не вяжется с тем, что Вы сообщили ранее...

Я Вам больше скажу. У PIC-ов деление выполняется далеко не за один такт. И не является атомарным.
Цитата(Stanislav_GS @ 10.3.2012, 21:26) *
Гибридизация внешних магистралей адреса и данных, и то частичная.
Но не ядра. Читайте предыдущую страницу.

Смею напомнить, что Cortex M3 - это не только ядро ARMv7, но и еще остальные внутренности.
Вами было сказано, что Cortex M3 - имеет чисто Гарвардскую архитектуру, в отличие от Cortex M0 с ядром ARMv6.
В разговоре Вы сказали, что внутри Cortex M3 имеется некая гибридизация.
Так вот.
У меня вопрос. Имеет ли Cortex M3 целиком чисто Гарвардскую архитектуру?
Перейти в начало страницы
 
+Цитировать сообщение
Прохожий
сообщение 10.3.2012, 20:51
Сообщение #79


сундук
***

Группа: Пользователи
Сообщений: 4043
Регистрация: 21.11.2009
Из: Ростов-на Дону
Пользователь №: 15



Цитата(GuruKiller @ 10.3.2012, 21:47) *
вынес мозг Прохожему, а он к сожалению попался на эту удочку.

Никто никому ничего не вынес.
Сейчас глянул - мозг на месте.
ПМСМ, кто-то путает владение схоластической терминологией и знание "железа".
Перейти в начало страницы
 
+Цитировать сообщение
Stanislav_GS
сообщение 10.3.2012, 21:03
Сообщение #80


Активный участник
***

Группа: Пользователи
Сообщений: 2220
Регистрация: 26.5.2010
Из: Московская обл.
Пользователь №: 165



Цитата(Прохожий @ 10.3.2012, 21:41) *
А при чем здесь торможение ядра?
Так, перехожу на самоцитирование.
Цитата(Stanislav_GS @ 10.3.2012, 18:45) *
Модификация заключается лишь в возможности "подмены" магистралей при помощи довольно сложного (и тормозного, как я понял, мультиплексора-моста).
А само наличие их, раздельных, и определяет однозначно - Гарвард.
Здесь, надеюсь, всё понятно.

Цитата(Прохожий @ 10.3.2012, 21:41) *
Я думал, что Вы и так сообразите, что при изменении программного потока в МК без объемного кэш-а, потребуется выгрузка всего пипелайна и загрузка нового.
На что надобен один такт. Простая логика, однако.
Не соображу.
Потому, что и здесь Вы абсолютно не правы. Но это не суть.
А она в том, что Вы забыли, о чём была речь. Вот это кто писал, и как надо понимать
Цитата(Прохожий @ 10.3.2012, 19:01) *
У Микрочипа (PIC24, dsPIC) все команды выполняются строго за один такт (два колебания системного генератора).
Включая сюда MAC с префетчем данных и пред- и пост- модификацией адресов этих данных.
При любом раскладе. Вне зависимости от реализации.
Так что о тормозах здесь речи быть не может в принципе.
?
Выделение моё.
Подобным образом дискутировать нет желания. Остаются одни "выражения".

Цитата(Прохожий @ 10.3.2012, 21:41) *
...У меня вопрос. Имеет ли Cortex M3 целиком чисто Гарвардскую архитектуру?
Да.
Гибридизированной является лишь одна из его внешних шин. Которую задействовать для доступа к программе/данным совсем не обязательно.


-------------------------------------------------------

Цитата(GuruKiller @ 10.3.2012, 21:47) *
Стасик, ещё пару раз прочитай моё высказывание и контекст, в котором оно появилось.
Давай контекст, Гаунюк. Изучим.
А пока что - чистый бздёш и выкрутасы. wink.gif

Сообщение отредактировал Stanislav_GS - 10.3.2012, 22:30
Перейти в начало страницы
 
+Цитировать сообщение

8 страниц V  « < 2 3 4 5 6 > » 
Ответить в данную темуНачать новую тему
3 чел. читают эту тему (гостей: 3, скрытых пользователей: 0)
Пользователей: 0

 



Текстовая версия Сейчас: 29.3.2024, 15:17